ID do artigo: 000089153 Tipo de conteúdo: Errata Última revisão: 13/01/2022

Por que a Ethernet 25G Intel® Stratix® 10 FPGA IP com IEEE 1588 e RS-FEC habilitada às vezes não consegue obter precisão de tempostamp de +/-5 ns?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Ethernet de 25G Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Devido a um problema no software Intel® Quartus® Prime Pro Edition v21.3 e anterior, você pode ver que os timestamps RX são deslocados por 4 ciclos de clock para pacotes com SOP afirmados perto do marcador de alinhamento RS-FEC.

    Como resultado, os timestamps gerados têm um erro de precisão de aproximadamente 10 ns.

    Esse problema ocorre quando o IEEE 1588 e o RS-FEC estão habilitados na ethernet 25G Intel® Stratix® 10 FPGA propriedade intelectual (IP).

    Resolução

    Não há solução alternativa para este problema no software Intel® Quartus® Prime Pro Edition v21.3 e anterior.

    Este problema é corrigido a partir do software Intel® Quartus® Prime Pro Edition v21.4.

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    Este artigo aplica-se a 1 produtos

    FPGAs Intel® Stratix® 10 e FPGAs SoC

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    1

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