Devido a® um problema no software Intel® Quartus® Prime Pro Edition versão 21.4 e anterior, o loop de travamento de fase de E/S (PLL) Intel Agilex FPGA FPGA de E/S pode falhar ou executar suboptimicamente no hardware após a reconfiguração.
Este problema pode ocorrer quando a reconfiguração . O MIF é gerado usando o Designer de plataformas. As configurações para controle de largura de banda, bomba de carga e cascata estão configuradas para Intel® Stratix® 10 devcies® em vez de Intel Agilex 7 dispositivos.
Este problema afeta tanto o banco de E/S quanto as PLLs de alimentação de malha, mas não afeta outras famílias de dispositivos.
Para resolver este problema, defina manualmente o controle de largura de banda, a bomba de carga e as configurações da rippecap® de acordo com as configurações Intel Agilex clocking e guia do usuário PLL.
Este problema está programado para ser corrigido em uma versão futura do software Intel® Quartus® Prime Pro Edition.