Devido a um problema no software Intel® Quartus® Prime Pro Edition versão 22.1, você pode ver o erro de compilação acima na versão 2022.1 do Software Questa*-Intel® FPGA Edition enquanto executa uma simulação do exemplo de design baseado em VHDL do PHY Lite for Parallel Interfaces Intel Agilex® FPGA IP. Isso se deve ao testador PHYLITE IP com gerador e verificação PRBS contido no exemplo de projeto que usa a porta "channel_strobe_out_in", que não é mais usada no PHY Lite para interfaces paralelas Intel Agilex® FPGA IP.
Para resolver este problema, suprimir o erro substituindo a linha 127 no msim_setup.tcl da seguinte forma:
conjunto USER_DEFINED_ELAB_OPTIONS "-supressão 1130, 14408, 16154"
Este problema é corrigido a partir do software Intel® Quartus® Prime Pro Edition v22.2.