Não, você não precisa preservar os pinos de transmissor não-uso de um PLL do canal E-Tile no Intel® Stratix® 10 ou no Intel Agilex® 7 E-Tile FPGAs.
Exemplo: se o seu projeto atual implementar um PLL do canal E-Tile no local 4 que clock os canais E-Tile 0-3 no modo de clocking emIB externo, você não precisará preservar os pinos TX do canal 4 se esse canal for usado mais tarde como um canal de dados em vez de um PLL do canal.
Essas informações serão adicionadas a uma revisão futura do Guia do usuário do transceptor E-Tile.