ID do artigo: 000089948 Tipo de conteúdo: Solução de problemas Última revisão: 20/03/2023

Devo preservar os pinos de transmissor não-uso de um PLL do canal E-Tile no Intel® Stratix® 10® ou no Intel Agilex 7 E-Tile FPGAs?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Transceptor PHY nativo do bloco E Stratix® 10
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Não, você não precisa preservar os pinos de transmissor não-uso de um PLL do canal E-Tile no Intel® Stratix® 10 ou no Intel Agilex® 7 E-Tile FPGAs.

    Exemplo: se o seu projeto atual implementar um PLL do canal E-Tile no local 4 que clock os canais E-Tile 0-3 no modo de clocking emIB externo, você não precisará preservar os pinos TX do canal 4 se esse canal for usado mais tarde como um canal de dados em vez de um PLL do canal.

     

     

     

    Resolução

    Essas informações serão adicionadas a uma revisão futura do Guia do usuário do transceptor E-Tile.

    Produtos relacionados

    Este artigo aplica-se a 4 produtos

    FPGAs e FPGAs SoC Intel® Agilex™ 7 série F
    FPGA Intel® Stratix® 10 DX
    FPGA Intel® Stratix® 10 MX
    FPGA Intel® Stratix® 10 TX

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