Você pode ver este erro durante a síntese em Intel® Quartus® Edição Prime Lite e edições padrão. Este erro ocorre ao compilar interfaces do sistema Verilog e a lista de portas é codificada usando sintaxe Verilog-95.
módulo module_a(clk, rst, module_a_inf);
clk de entrada; Clock principal
entrada rst; Rst.
module_a_to_module_b_interface.module_a module_a_inf; Interface do módulo A
Esta limitação só ocorre em Intel® Quartus® Edição Prime Lite e Edições Padrão. Há duas opções para resolver isso:
- Compile usando Intel® Quartus® Prime Pro Edition
- Mude a sintaxe da interface para:
módulo module_a(
clk de entrada, // Core clock
entrada rst, // rst.
module_a_to_module_b_interface.module_a module_a_inf // Interface do módulo A
);