Os seguintes erros podem ser vistos no Software Quartus® Prime Pro Edition versão 21.3, quando você simula um FIFO de clock único de 1 bit de largura FPGA IP gerado no VHDL.
# ** Erro: /nfs/site/disks/psg_data_30/scabanda/ips_cases/690706/adci_rd_error_fifo_auto/sim/adci_rd_error_fifo_auto.vhd(34): (vcom-1133) incompatibilidade do tipo encontrada na porta "dados".
# No componente "adci_rd_error_fifo_auto_fifo_1910_5xd5sry_cmp", o tipo de porta é "ieee.std_logic_1164.STD_LOGIC".
# Na entidade "adci_rd_error_fifo_auto_fifo_1910_5xd5sry", o tipo de porta é "ieee.std_logic_1164.STD_LOGIC_VECTOR"
# ** Erro: /nfs/site/disks/psg_data_30/scabanda/ips_cases/690706/adci_rd_error_fifo_auto/sim/adci_rd_error_fifo_auto.vhd(34): (vcom-1133) incompatibilidade de tipo encontrada na porta "q".
# No componente "adci_rd_error_fifo_auto_fifo_1910_5xd5sry_cmp", o tipo de porta é "ieee.std_logic_1164.STD_LOGIC".
# Na entidade "adci_rd_error_fifo_auto_fifo_1910_5xd5sry", o tipo de porta é "ieee.std_logic_1164.STD_LOGIC_VECTOR"
Para contornar esse problema na versão 21.3 do Software Quartus® Prime Pro Edition, gere o FIFO de clock único de 1 bit FPGA IP em Verilog e crie um invólucro de VHDL. Conecte o invólucro de VHDL ao projeto principal.
Este problema está programado para ser resolvido em uma versão futura do software Quartus® Prime Pro Edition.