Devido a um problema no software Intel® Quartus® Prime Standard Edition versão 20.1 e posterior, um clock não treinado é relatado no relatório de sincronização de verificação no analisador de sincronização, conforme mostrado abaixo ao usar o descarregador de registro de mensagens de erro Intel® FPGA IP. Este problema ocorre no Cyclone® V FPGAs.
emr_unloader_component|current_state. STATE_CLOCKHIGH; O nó foi determinado a alimentar uma porta de clock, mas foi encontrado sem uma atribuição de clock associada.
emr_unloader_component|crcblock_atom:emr_atom|generate_crcblock_atom.emr_atom~FF_** ; Nenhum clock alimenta a porta de clock deste registro.
Para resolver este problema, adicione a restrição create_generated_clock do seu arquivo SDC.
Por exemplo:
create_generated_clock -name emr_unloader_STATE_CLOCKHIGH -source [get_ports {}] [get_keepers {| EMR_unloader0:inst| EMR_unloader0_emr_unloader2_0:emr_unloader2_0|altera_emr_unloader:emr_unloader_component|current_state. STATE_CLOCKHIGH}]