ID do artigo: 000090388 Tipo de conteúdo: Errata Última revisão: 29/11/2024

Por que o atraso é inconsistente para a desativação de sinal pX_reset_status_n_o após um evento pin_perst_n?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • OS Independent family

    BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    O sinal pX_reset_status_n_o do Tile P Avalon® Streaming IP para PCI* Express inclui uma característica acumulada relacionada ao número de afirmações retroativas pin_perst_n .

    Cada evento pin_perst_n consecutivo será enfileirado e executado um após o outro, afetando o tempo total necessário para que o P-Tile Avalon® Streaming IP para PCI* Express saia do reset e des asserta o sinal pX_reset_status_n_o .

    Figura 1. mostra o comportamento do P-Tile Avalon® Streaming IP para PCI Express quando uma única afirmação de pin_perst_n é emitida do host. Figura 2. mostra a característica acumulada quando múltiplas afirmações pin_perst_n são emitidas.

    Resolução

    O Guia do usuário do Tile P Avalon® Streaming IP para PCI* Express não será atualizado para incluir essas informações.

    Produtos relacionados

    Este artigo aplica-se a 2 produtos

    FPGAs e FPGAs SoC Intel® Agilex™ 7 série F
    FPGA Intel® Stratix® 10 DX

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