O sinal pX_reset_status_n_o do P-Tile Avalon® Streaming Intel® FPGA IP PCI* Express inclui uma característica acumulativa relacionada ao número de afirmações de back to back pin_perst_n.
Cada evento de pin_perst_n back-to-back será enluado e executado um após o outro, afetando o tempo total que leva para o P-Tile Avalon® Streaming Intel® FPGA IP para PCI* Express sair do reset e desafirmar o sinal pX_reset_status_n_o.
Figura 1. mostra a Avalon® P Intel® FPGA IP streaming para o comportamento PCI Express quando uma única afirmação pin_perst_n é emitida do host. Figura 2. mostra a característica acumulativa quando várias pin_perst_n afirmações são emitidas.
O Guia do usuário P-Tile Avalon® streaming Intel® FPGA IP PCI* Express será atualizado para incluir essas informações.