ID do artigo: 000090388 Tipo de conteúdo: Errata Última revisão: 28/04/2022

Por que o atraso é inconsistente para pX_reset_status_n_o desafirmação do sinal de pin_perst_n após um evento de pin_perst_n?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • OS Independent family

    BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    O sinal pX_reset_status_n_o do P-Tile Avalon® Streaming Intel® FPGA IP PCI* Express inclui uma característica acumulativa relacionada ao número de afirmações de back to back pin_perst_n.

    Cada evento de pin_perst_n back-to-back será enluado e executado um após o outro, afetando o tempo total que leva para o P-Tile Avalon® Streaming Intel® FPGA IP para PCI* Express sair do reset e desafirmar o sinal pX_reset_status_n_o.

    Figura 1. mostra a Avalon® P Intel® FPGA IP streaming para o comportamento PCI Express quando uma única afirmação pin_perst_n é emitida do host. Figura 2. mostra a característica acumulativa quando várias pin_perst_n afirmações são emitidas.

     

    Resolução

    O Guia do usuário P-Tile Avalon® streaming Intel® FPGA IP PCI* Express será atualizado para incluir essas informações.

    Produtos relacionados

    Este artigo aplica-se a 2 produtos

    FPGAs e FPGAs SoC Intel® Agilex™ série F
    FPGA Intel® Stratix® 10 DX

    O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.