Por que a compilação falha durante o Estágio de geração lógica com o F-Tile SDI II Intel® FPGA IP no modo TX e RX simplex e quando colocado no® mesmo canal com o dispositivo Intel Agilex 7?

Devido a um problema no software Intel® Quartus® Prime Pro Edition versão 22.1, o F-Tile SDI II Intel® FPGA IP falhará durante o processo de compilação w hen mesclando o modoSX TX e RX no mesmo canal, as seguintes mensagens de erro aparecerão durante o estágio geração lógica:

• Erro (21842): a lógica do suporte não pode ser gerada porque os componentes IP usados no design têm configurações conflitantes
• Erro: o design não pode ser programado em blocos F disponíveis porque determinadas restrições de localização são conflitantes, ou porque o design requer mais recursos em comparação com o que está disponível no dispositivo atual
• Erro: a Ferramenta de geração lógica Quartus Prime não foi bem-sucedida. 22 erros, 0 avisos
• Erro (21794): Quartus Prime Full Compilation não teve sucesso. 24 erros, 2 avisos

Este problema é devido ao Intel® Quartus® Prime Pro Edition software não sendo capaz de mesclar o único perfil SDI II TX com vários perfis do SDI II RX quando em modo multitarefa.

Para resolver esse problema ao usar TX e RX no modo simplex, as vias TX e RX devem ser encaixadas em dois canais diferentes para passar compilação no estágio de Geração lógica.

Este problema está programado para ser corrigido em uma versão futura do software Intel® Quartus® Prime Pro Edition.