Devido a um problema no software Intel® Quartus® Prime Pro Edition versão 22.1, a implementação do exemplo de design VHDL do F-Tile Dynamic Reconfiguration Suite Intel® IP não simula corretamente.
O simulador cadence® Xcellium gerará avisos relacionados ao módulo dr_cpu_ctrl_inst contendo texto semelhante ao mostrado abaixo:
Tentativa de propagação de resultados de defparam para uma instância não-Verilog
Para resolver este problema na simulação, edite o arquivo run_xcelium.sh para adicionar um novo comutador genérico à força e defina o dr_cpu_ctrl DMEM_INIT_FILE com o arquivo *_combined mif correto gerado a partir do fluxo QTLG.
Nota: certifique-se de que o nome correto do arquivo mif tenha sido usado apenas após a fase de geração lógica de suporte Quartus ter sido executado.
Um exemplo da atribuição necessária é mostrado abaixo:
xmelab -relax -timescale '1 ps / 1 ps' -access +rwc -genérico "basic_avl_tb_top.eth_f_hw.dr_dut:dr_f_0.dr_cpu_ctrl_inst:DMEM_INIT_FILE => \"eth_f_hw__combined_z1577a_x0_y166_n0.mif\"" basic_avl_tb_top
Este problema está programado para ser corrigido em uma versão futura do software Intel® Quartus® Prime Pro Edition.