Devido a um problema no software Intel® Quartus® Prime Pro Edition v22.1, quando uma porta de entrada de interface HDL SystemVerilog é encerrada, o código HDL gerado pelo Platform Designer não tem nenhuma declaração dos sinais que estão sendo atribuídos aos valores de rescisão.
Por exemplo, quando as seguintes configurações são aplicadas:
add_sv_interface de mem_ifc
set_parameter_property my_interface_parameter SV_INTERFACE_PARAMETER ônibus
set_port_property address_in SV_INTERFACE_SIGNAL ônibus
set_port_property address_in RESCISÃO verdadeira
set_port_property address_in TERMINATION_VALUE 0xFF
O Platform Designer gerará o código HDL incorreto ausente na primeira linha:
lógica [7:0] address_in;
my_ip my_ip_0 (
.bus (my_ip_0_bus) // interface, largura = 1, mem_ifc.bus
);
atribuir my_ip_0_bus.address_in = address_in;
atribuir address_in = 10'b001111111;
Um patch está disponível para corrigir este problema para o software Intel® Quartus® Prime Pro Edition versão 22.1. Baixe e instale o Patch 0.12 a partir do link apropriado abaixo
Baixe o patch 0.12 para Windows (.exe)
Baixe o patch 0.12 para Linux (.run)
Baixe o Readme para o patch 0.12 (.txt)
Este problema é corrigido a partir do software Intel® Quartus® Prime Pro Edition versão 22.2.