ID do artigo: 000090985 Tipo de conteúdo: Errata Última revisão: 03/04/2023

Por que o bit pendente da transação permanece afirmado para funções virtuais ao usar o P-Tile Avalon® streaming Intel® FPGA IP PCI Express?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Interfaces
  • Apple family*

    BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Devido a um problema conhecido detalhado® na Intel Agilex 7 diretrizes de usuário e errata de dispositivos ES (ES-1069). Ao usar o Avalon® de streaming Intel® FPGA IP Avalon® P para PCI Express, com o recurso multitare funcional habilitado, o registro de status do dispositivo PCI Express (bit offset 0x07Ah [5]: bits de transações pendentes) para cada uma das funções virtuais (VF) é implementado como um registro de status write-1-to-Clear (RW1C). A revisão da especificação pci express base 4.0 versão 1.0 afirma que este registro deve ser implementado como somente leitura (RO) quando o recurso de multitarebilidade estiver habilitado. Este problema não causa falhas funcionais.

    Resolução

    Não há nenhum plano para resolver este problema. Para resolver este problema, a lógica do aplicativo pode usar a Interface de Interceptação de Configuração (CII) ou a Interface mapeada de memória do usuário direto Avalon® para modificar os acessos de configuração a este registro.

    Produtos relacionados

    Este artigo aplica-se a 2 produtos

    FPGA Intel® Stratix® 10 DX
    FPGAs e FPGAs SoC Intel® Agilex™ série F

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