Ao usar o Intel Agilex® 7 FPGA P-Tile, por que erros de simulação são vistos ao compilar o DMA multicanário Intel® FPGA IP para o teste PCI Express no simulador Cadence Xcelium?

Conforme indicado na Tabela 34. Simuladores suportados para MCDMA IP P-Tile do DMA multicanátil Intel® FPGA IP para o guia do usuário exemplo de design PCI Express, o simulador cadence Xcelium não é suportado se a simulação desta configuração IP for tentada usando Cadence Xcelium, o seguinte erro será visto:

$>./xcelium_setup.sh
~~~~~
xmelab: *W,DSEMEL: Este design systemVerilog será simulado de acordo com a semântica de simulação de SystemVerilog do IEEE 1800-2009. Opção Use -disable_sem2009 para desativar a semântica de simulação de SV 2009.
xmelab: *F,CUMSTS: diretiva de escala de tempo ausente em um ou mais módulos.
xmsim: 20.03-s005: (c) Copyright 1995-2020 Cadence Design Systems, Inc.
xmsim: *F,NOSNAP: Snapshot 'pcie_ed_tb.pcie_ed_tb' não existe nas bibliotecas.

O suporte para o simulador cadence Xcelium desta configuração de IP é planejado para uma futura versão do software Intel® Quartus® Prime Pro Edition.

Para resolver este problema com a versão de IP existente, certifique-se de que um simulador compatível seja usado.