ID do artigo: 000091063 Tipo de conteúdo: Mensagens de erro Última revisão: 10/06/2025

Erro (13452): erro de instanciação do módulo HDL Verilog: o módulo "altera_emif_arch_nd_bufs" não tem um parâmetro chamado "PORT_MEM_CK_BIDIR_WIDTH"

Ambiente

    Intel® Quartus® Prime Pro Edition
    Interfaces de memória externa Intel® Stratix® 10 FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema no software Quartus® Prime Pro Edition v22.1 e anterior, você pode ver esse erro após a atualização das interfaces de memória externa Stratix® núcleo IP 10 FPGA a partir de uma versão anterior do Software Quartus® Prime Pro Edition.

O erro ocorre quando um projeto contém mais de uma instância das Interfaces de Memória Externa Stratix® 10 FPGA núcleo IP, e nem todos foram atualizados para a mesma versão do Software Quartus® Prime Pro Edition.

Resolução

Para contornar esse problema, atualize todas as instâncias das interfaces de memória externa Stratix® 10 FPGA núcleo IP para a mesma versão do Software Quartus® Prime Pro Edition.

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FPGAs Intel® Stratix® 10 e FPGAs SoC

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