ID do artigo: 000091371 Tipo de conteúdo: Errata Última revisão: 22/08/2023

Por que vejo problemas de link up ao usar as variantes F-Tile Serial Lite IV Intel® FPGA IP FHT PMA em NRZ F50G e PAM4 F100G?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Interfaces
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Devido a um problema na Intel® Quartus® Prime Pro Edition Software versão 22.2, você pode encontrar problemas de link-up ao usar as variantes F-Tile Serial Lite IV Intel® FPGA IP FHT PMA em NRZ F50G e PAM4 F100G ao executar o TCL do console de exemplo de projeto.

    Resolução

    Para contornar esse problema no software Intel® Quartus® Prime Pro Edition versão 22.2, após gerar o exemplo de projeto do Serial Lite IV Intel® FPGA IP F-Tile, substitua a expressão de cálculo de vias conforme mostrado abaixo no arquivo ed_hwtest/system_console/sliv_ftile.tcl.

    FHT NRZ 48G-58G:

    wait_for_pcs_ready { } proc

    ...

    Linha 201: set actual_lane $lanes → set actual_lane [expr $lanes >> 1]

    ...

    }

    sl4_link_init_int_lpbk {val} { proc

    ...

    Linha 1071: set real_lanes $lanes → set real_lanes [expr $lanes >> 1]

    ...

    }

    FHT PAM4 96G-116G:

    wait_for_pcs_ready { } proc

    ...

    Linha 199: set actual_lane [expr $lanes >> 1] → definida actual_lane [expr $lanes >> 2]

    ...

    }

    sl4_link_init_int_lpbk {val} { proc

    ...

    Linha 1068: set real_lanes [expr $lanes >> 1] → definida real_lanes [$lanes >> expr 2]

    ...

    }

    Esse problema está corrigido a partir da Intel® Quartus® Software Prime Pro Edition versão 22.3.

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