Por que o bloco R Avalon® streaming Intel® FPGA IP PCI Express* não consegue gerar HDL no Editor de parâmetros IP Pro

Devido a um problema no software Intel® Quartus® Prime Pro Edition versão 22.2 e anterior, você pode ver a mensagem de erro abaixo, se o seu design incluir o R-tile Avalon® Streaming Intel® FPGA IP para PCI Express* IP com suporte MSI-X para PF0 habilitado ao executar 'gerar HDL' no IP Parameter Editor Pro.

Erro: intel_rtile_pcie_ast_0: os parâmetros hssi_ctr_u_pcie_top_rnr_pcie_par_p0_inst_rnr_pcie_ip16_inst_pf0_msix_table_offset_reg_pci_msix_bir hssi_ctr_u_pcie_top_rnr_pcie_par_p0_inst_rnr_pcie_ip16_inst_virtual_pf0_msi_enable com os valores 2 desabilitados falharam ao rnra_rnr_pcie_ip16:: pf0_msix_table_offset_reg_pci_msix_bir_rule
Erro: intel_rtile_pcie_ast_0: os parâmetros hssi_ctr_u_pcie_top_rnr_pcie_par_p0_inst_rnr_pcie_ip16_inst_pf0_msix_table_offset_reg_pci_msix_bir hssi_ctr_u_pcie_top_rnr_pcie_par_p0_inst_rnr_pcie_ip16_inst_virtual_pf0_msi_enable com os valores 2 desabilitados falharam ao rnra_rnr_pcie_ip16:: pf0_msix_table_offset_reg_pci_msix_bir_rule
Erro: falha no qsys-generate com o código de saída 1: 2 erros, 0 avisos

Para resolver este problema, habilite o suporte MSI e MSI-X no PF0 para gerar código HDL com êxito para sua configuração de IP.

Este problema é corrigido a partir do software Intel® Quartus® Prime Pro Edition versão 22.3.