ID do artigo: 000091532 Tipo de conteúdo: Errata Última revisão: 11/01/2023

Por que a multitarefa Ethernet F-tile Intel® FPGA IP tem violações de tempo em seu i_reconfig_clk domínio?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Interfaces
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Devido a um problema no software Intel® Quartus® Prime Pro Edition versão 22.2, o F-tile Ethernet Multirate Intel® FPGA IP pode ter violações de tempo em seu i_reconfig_clk domínio.

    Essas violações são mostradas na Restrição de design de Sinopse (. sdc) os relatórios de sincronização são geralmente vistos com um caminho "Para nó" contendo "pld_avmm2_clk_rowclk.reg" e são semelhantes ao seguinte formato:
    eth_f_dr_top_wrapper_auto_tiles|z1577a_x0_y0_n0|avmm2_21~maib_ss_lib/x0/u23_2/pld_avmm2_clk_rowclk.reg

    Resolução

    Para resolver este problema, compile o projeto com várias sementes até que uma semente que passa seja encontrada.
    Este problema está programado para ser corrigido em uma versão futura do software Intel® Quartus® Prime Pro Edition.
     

    Produtos relacionados

    Este artigo aplica-se a 1 produtos

    FPGAs e FPGAs SoC Intel® Agilex™

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