ID do artigo: 000091595 Tipo de conteúdo: Mensagens de erro Última revisão: 18/09/2025

Por que a simulação do exemplo de projeto do F-Tile JESD204C Agilex® 7 FPGA IP falha com o sinal rx_gb_underflow_err sendo afirmado?

Ambiente

    Intel® Quartus® Prime Pro Edition
    ModelSim*-Intel® FPGA Edition Software
    Questa*-Intel® FPGA Edition
    JESD204B Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema no ModelSim*-Altera® FPGA Edition 2021.4 e Questa* Altera® FPGA Edição 2022.1, uma variação na frequência de rx_phy_clk leva ao sinal rx_gb_underflow_err sendo afirmado.
Este problema é observado apenas na seguinte variante:
L = 16, M = 8, F = 2, TAXA DE DADOS/L = 32000.0000 Mbps, FCLK_MULP = 1, WIDTH_MULP = 4

Resolução

Este problema afeta o Intel® Quartus® Prime Software IP versões 22.2 e 22.3.

Para contornar esse problema:

Para o ModelSim*, execute a simulação usando v2022.1 em vez do v2021.4.
Para o Questa*, execute a simulação usando v2021.3 em vez de v2022.1.

Esse problema foi corrigido no ModelSim* Intel® FPGA Edition e na Questa* Intel® FPGA Edition 22.4.

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FPGAs e FPGAs SoC Intel® Agilex™ 7

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