Devido a um problema no software Intel® Quartus® Prime Pro Edition versão 22.2 ou anterior, você pode ver esse erro interno ao compilar um projeto destinado à família de dispositivos Intel® Stratix® 10.
O erro ocorre em projetos que contêm uma Intel® FPGA IP de IOPLL em que a refclk é atribuída ao padrão de E/S LVDS e a extclk_out porta(s) é atribuída ao padrão de E/S S SSTL diferencial de 1,2 V.
Para evitar esse erro, mudar o padrão de E/S da(s) porta(s) de extclk_out para LVDS como SSTL diferencial de 1,2 V é um padrão de E/S não suportado para as portas de extclk_out ).