ID do artigo: 000091822 Tipo de conteúdo: Mensagens de erro Última revisão: 16/08/2023

Erro interno: subsistema: U2B2_CDB, arquivo: /quartus/db/u2b2/u2b2_nd_io48tile_config_creator_module.cpp, Linha: 12265

Ambiente

    Intel® Quartus® Prime Pro Edition
    IOPLL Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema no software Intel® Quartus® Prime Pro Edition versão 22.2 ou anterior, você pode ver esse erro interno ao compilar um projeto destinado à família de dispositivos Intel® Stratix® 10.

O erro ocorre em projetos que contêm uma Intel® FPGA IP de IOPLL em que a refclk é atribuída ao padrão de E/S LVDS e a extclk_out porta(s) é atribuída ao padrão de E/S S SSTL diferencial de 1,2 V.

Resolução

Para evitar esse erro, mudar o padrão de E/S da(s) porta(s) de extclk_out para LVDS como SSTL diferencial de 1,2 V é um padrão de E/S não suportado para as portas de extclk_out ).

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Este artigo aplica-se a 1 produtos

FPGAs Intel® Stratix® 10 e FPGAs SoC

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