ID do artigo: 000091946 Tipo de conteúdo: Solução de problemas Última revisão: 16/02/2023

Por que o Intel® Stratix® de 10 blocos de L e Avalon® de Avalon® de transmissão Intel® FPGA IP para o exemplo de projeto PCI Express* está faltando dois clocks de configuração no Resumo de configuração do analisador de sincronização?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Intel® Stratix® 10 Hard IP para PCI Express* Avalon-ST
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Devido a um problema no software Intel® Quartus® Prime Pro Edition versão 22.2, os seguintes clocks estão ausentes no resumo de configuração ao compilar o bloco L e o Avalon® de Avalon® streaming Intel® FPGA IP para PCI Express* para dispositivos Intel® Stratix® 10 FPGA.

    • dut|dut|altera_pcie_s10_hip_ast_pipen1b_inst|altera_pcie_s10_hip_ast_pllnphy_inst|g_phy_g3x16.phy_g3x16|phy_g3x16|xcvr_hip_native|ch0
    • dut|dut|altera_avst512_iopll|altera_ep_g3x16_avst512_io_pll_s10_outclk0

     

     

    Resolução

    Este problema é corrigido a partir do software Intel® Quartus® Prime Pro Edition versão 22.3.

    Produtos relacionados

    Este artigo aplica-se a 1 produtos

    FPGAs Intel® Stratix® 10 e FPGAs SoC

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