ID do artigo: 000092243 Tipo de conteúdo: Mensagens de erro Última revisão: 08/02/2023

Erro(19433): a transferência entre periferia e DSP ou RAM (nome do sinal) através da célula lógica (nome do sinal) inviabilizará a transferência de tempo

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Interfaces de memória externa Intel® Stratix® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Você pode obter esta mensagem de erro ao compilar o design conectando interfaces de memória externa Intel® Stratix® 10 FPGA IP para bloquear RAM diretamente usando o software Intel® Quartus® Prime Pro Edition.

    Resolução

    Você pode evitar este erro adicionando um ou mais estágios de pipeline entre as Interfaces de memória externa Intel® Stratix® 10 FPGA IP e a RAM do bloco.

    Produtos relacionados

    Este artigo aplica-se a 1 produtos

    FPGAs Intel® Stratix® 10 e FPGAs SoC

    Isenção de responsabilidade

    1

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