ID do artigo: 000092261 Tipo de conteúdo: Solução de problemas Última revisão: 16/08/2023

Por que existe uma violação de Largura de pulso mínima ao usar uma Intel® Stratix® 10 ou Intel Agilex® 7 FPGA dispositivos REFCLK_GXB pino para clockar a refclk de uma IOPLL?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • IOPLL Intel® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Devido a um problema no Intel® Quartus® Software Prime Pro Edition, você pode ver uma violação de largura de pulso mínima em seu pino de refclk pll ao usar um pino de REFCLK_GXB dedicado para clockar a refclk de um IOPLL.

    O alvo para a violação de largura mínima de pulso será, tipicamente, o nome do pino <refclk>~inputFITTER_INSERTED_FITTER_INSERTED~fpll_c0_div

    Resolução

    Para evitar o erro, adicione as seguintes restrições de arquivo de restrição de projeto Synopsys* (.sdc):

    disable_min_pulse_width [get_cells <refclk pin name>~inputFITTER_INSERTED_FITTER_INSERTED]

    Produtos relacionados

    Este artigo aplica-se a 2 produtos

    FPGAs Intel® Stratix® 10 e FPGAs SoC
    FPGAs e FPGAs SoC Intel® Agilex™

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