Por que o exemplo de projeto de F-Tile PMA/FEC Direct PHY FPGA IP falha na geração lógica para dispositivos FPGA Agilex™ 7?

Devido a um problema na versão 22.1 do Software Quartus® Prime Pro Edition, o F-Tile PMA/FEC FPGA IP para dispositivos FPGA Agilex™ 7 falhará durante o processo de compilação quando você habilitar largura dupla com largura PMA 16. As seguintes mensagens de erro aparecerão durante a etapa de Geração Lógica:

• Erro (21843): Conflito 0
• Erro (21843): regra: gdr_wrapper:topology_mapping_mux_rule @
• Erro (21842): A lógica de suporte não pode ser gerada porque os componentes IP usados no projeto têm configurações conflitantes
• Erro(21843): as.sw_topology != UX16E400GPTP_XX_DISABLED_XX_DISABLED || gdr.z1577a.topology == UX16E400GPTP_XX_DISABLED_XX_DISABLED
• Erro (21843): Regra: gdr_virtual_channel::topo_and_stream_down_to_maib_adapter_tx_and_rx_fifo_mode_and_width_rules@ gdr
• Erro (21843): gdr.z1577a.topology !=UX16E400GPTP_XX_DISABLED_XX_DISABLED ||gdr.z1577a.u_e400g_top.e400g_stream15_tx_en == FALSE ||gdr.z1577a.u_e400g_top.e400g_stream15_sys_clk_src !=E400G_STREAM15_SYS_CLK_SRC_XCVR ||
  gdr.z1577a.u_e400g_top.e400g_stream15_tx_aib_if_fifo_mode !=E400G_STREAM15_TX_AIB_IF_FIFO_MODE_REGISTER ||gdr.z1577a.u_e400g_top.e400g_stream15_tx_excvr_if_fifo_mode !=E400G_STREAM15_TX_EXCVR_IF_FIFO_MODE_PHASECOMP ||
  gdr.z1577a.u_e400g_top.e400g_stream15_tx_primary_use !=E400G_STREAM15_TX_PRIMARY_USE_DIRECT_BUNDLE ||gdr.z1577a.u_e400g_top.e400g_stream15_tx_xcvr_width dentro de {E400G_STREAM15_TX_XCVR_WIDTH_10,E400G_STREAM15_TX_XCVR_WIDTH_20,E400G_STREAM15_TX_XCVR_WIDTH_32}
• Erro (21843): as.sw_topology == UX16E400GPTP_XX_DISABLED_XX_DISABLED
• Erro(21843): user.bb_f_ehip_tx[0] ->MAC_LOOPBACK. PCSMAC.fgt_10g_single|directphy_f_0|dphy_hip_inst|persystem[0].perehip_tx[0].tx_ehip.x_bb_f_ehip_tx
• Erro (21843): is_used == TRUE Error (21843): localização == E400G_25G_15
• Erro (21843): sys_clk_src== SYS_CLK_SRC_XCVR
• Erro (21843): tx_aib_if_fifo_mode == TX_AIB_IF_FIFO_MODE_REGISTER
• Erro (21843): tx_primary_use == TX_PRIMARY_USE_DIRECT_BUNDLE
• Erro (21843): tx_xcvr_width == TX_XCVR_WIDTH_16

Este problema ocorre porque o PMA/FEC Tile F FPGA IP não suporta largura de PMA = 16 quando no modo de largura dupla.

Para contornar esse problema, não gere o IP FPGA PMA/FEC F-Tile com largura de PMA = 16 quando no modo de largura dupla.

Para mais informações sobre as configurações suportadas, consulte a arquitetura F-Tile e o guia do usuário pma e FEC Direct PHY IP.