ID do artigo: 000092407 Tipo de conteúdo: Mensagens de erro Última revisão: 16/04/2024

Por que a simulação de Ethernet F-Tile FPGA Hard IP Design Example trava quando o modo Ethernet 25 G e o RS-FEC estão habilitados?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Ethernet de 25G Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Devido a um problema na versão 22.3 do software Quartus® Prime Pro Edition, a simulação para Ethernet F-Tile FPGA exemplo de projeto hard IP será encerrada quando o modo Ethernet 25 G e o RS-FEC estiverem habilitados.

    Resolução

    Não há solução alternativa para este problema. Este problema está programado para ser corrigido em uma versão futura do software Quartus® Prime Pro Edition.

    Produtos relacionados

    Este artigo aplica-se a 1 produtos

    FPGAs e FPGAs SoC Intel® Agilex™ série I

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    1

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