Devido a um problema na Intel® Quartus® Prime Pro Edition Software versão 22.3, os arquivos .sdc gerados para a Ethernet F-tile Intel® FPGA Hard IP restringir indevidamente as portas o_clk_rec_div e o_clk_rec_div64 . Essas restrições inadequadas podem levar a falhas funcionais ao utilizar essa propriedade intelectual (IP).
A frequência adequada para o_clk_rec_div64 (mostrada rx_clkout nos relatórios de tempo) é de 161,1328125 MHz para projetos de 10 G e 40 G e 402,83203125 MHz ou 415,0390625 MHz para outras taxas.
A frequência adequada para o_clk_rec_div (mostrada rx_clkout2 nos relatórios de tempo) é de 156,25 MHz para 10 G, 312,5 MHz para projetos de 40 G e 390,625 MHz para outras taxas.
Para contornar esse problema, é possível substituir as restrições de nível IP definindo novas restrições do período de clock no arquivo de nível superior de restrições de projeto Synopsys Design (SDC).
No exemplo a seguir, os clocks *rx_pld_pcs_clk_ref e *rx_user_clk_ref estão desativados para que as frequências de rx_clkout e rx_clkout2 sejam derivadas de forma limpa.
Estes clocks são os clocks mestre para rx_clkout e rx_clkout2.
- set clk_target [get_clock_info -targets IP_INST[0].hw_ip_top|dut|eth_f_0|rx_pld_pcs_clk_ref|ch23]
- create_clock -period 2.095 -name IP_INST[0].hw_ip_top|dut|eth_f_0|rx_pld_pcs_clk_ref|ch23 $clk_target
- set clk_target [get_clock_info -targets IP_INST[0].hw_ip_top|dut|eth_f_0|rx_user_clk_ref|ch23]
- create_clock -add -period 2.226 -name IP_INST[0].hw_ip_top|dut|eth_f_0|rx_user_clk_ref|ch23 $clk_target
Esse problema está corrigido a partir da Intel® Quartus® Software Prime Pro Edition versão 22.4.