Por que eu vejo um erro ao usar o simulador Xcelium* ao simular um exemplo de projeto SDI II não-AXI F-tile Intel® FPGA IP no formato de arquivo VHDL?

Ao simular um exemplo de projeto do SDI II tile F não AXI Intel® FPGA IP no formato de arquivo VHDL usando o simulador Xcelium, você pode ver as seguintes mensagens de erro como abaixo:

• xmvhdl_p: *e,vlflnd (.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq.vhd,751): a porta verilog (sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_vt6seca.tx_coreclkin) de entrada de modo requer associação no aspecto de mapa implícito.
• xmvhdl_p: *e,vlflnd (.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq.vhd,751): a porta verilog (sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_vt6seca.tx_cadence_fast_clk) de entrada de modo requer associação no aspecto de mapa implícito.
• xmvhdl_p: *e,vlflnd (.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq.vhd,751): a porta verilog (sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_vt6seca.tx_cadence_slow_clk) de entrada de modo requer associação no aspecto de mapa implícito.
• xmvhdl_p: *e,vlflnd (.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq.vhd,751): a porta verilog (sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_vt6seca.tx_pll_refclk_link) de entrada de modo requer associação no aspecto de mapa implícito.
• xmvhdl_p: *e,vlflnd (.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_wvmgbji.vhd,720): a porta verilog (sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_sqqzlai.tx_pll_refclk_link) de entrada de modo requer associação no aspecto de mapa implícito.
• xmelab: *e, cuvmur (sdi_tr_du_sys_rx_phy_directphy_f_dr_200_fwyfaxa.sv,1335|84): instância 'tb_top.du_inst.sdi_tr_du_sys_inst:rx_phy:rx_phy rx_phy:tb_top.u_base_profile" da unidade de projeto 'sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq' não foi resolvido em 'directphy_f_dr_200.sdi_tr_du_sys_rx_phy_directphy_f_dr_200_fwyfaxa: módulo'.
• xmelab: *e,cuvmur (sdi_tr_du_sys_rx_phy_directphy_f_dr_200_fwyfaxa.sv,1367|90): instância 'tb_top.du_inst.sdi_tr_du_sys_inst:rx_phy:rx_phy.u_sec_profile1" da unidade de projeto 'sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_wvmgbji' não foi resolvido em 'directphy_f_dr_200.sdi_tr_du_sys_rx_phy_directphy_f_dr_200_fwyfaxa: módulo'.

Este problema ocorre porque algumas portas estão faltando quando o exemplo de projeto PMA/FEC Direct PHY Tile F Intel® FPGA IP está integrado ao exemplo de projeto do SDI II Intel FPGA IP do bloco F.

Esse problema foi corrigido a partir da Intel® Quartus® Software Prime Pro Edition versão 22.4.