ID do artigo: 000092533 Tipo de conteúdo: Solução de problemas Última revisão: 15/08/2023

Por que vejo que a afirmação de mem_reset_n e mem_cke não atende à especificação JEDEC Intel® Arria®10 FPGA DDR4, simulação DDR3 IP EMIF IP?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Interfaces de memória externa Intel® Arria® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Você pode ver a violação de tempo da sequência de inicialização da DDR4 e DDR3 onde a especificação JEDEC define 500us em simulação.

    Resolução

    Isso é necessário para reduzir o tempo de simulação e o hardware real segue a especificação JEDEC.

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    Este artigo aplica-se a 1 produtos

    FPGAs Intel® Arria® 10 e FPGAs SoC

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