Devido a um problema no software Intel® Quartus® Prime Pro Edition versão 22.2, o exemplo de projeto da suíte de reconfiguração dinâmica F-Tile Intel® FPGA IP não funcionará corretamente em hardware com loopback serial interno habilitado.
Este problema afetará todas as variantes FGT do exemplo do projeto, independentemente do tipo de propriedade intelectual (IP).
Para contornar esse problema no hardware, execute primeiro as seguintes etapas para confirmar que o exemplo de projeto está sendo executado no modo de loopback serial interno:
1.) Navegue até o diretório de projetos de <example>/hardware_test_design/hwtest/src.
2.) Abra o arquivo parameter.tcl e verifique se o parâmetro "loopback mode" está definido para 1 conforme mostrado abaixo:
set loopback_mode 1
3.) Se o parâmetro não estiver definido para 1, o exemplo de projeto está sendo executado no modo loopback externo e esta solução não se aplica. Se o parâmetro for definido como 1, então prossiga conforme mostrado abaixo:
4.) Navegue até o diretório de projetos de <example>/hardware_test_design/hwtest/testes
5.) Para as variantes Ethernet, abra o arquivo ftile_eth_dr_test.tcl .
Para as variantes CPRI, abra o arquivo ftile_cpri_dr_test.tcl .
Para as variantes de Direct Phy, abra o arquivo ftile_dphy_dr_test.tcl .
Independentemente da variante, a solução alternativa permanece a mesma.
6.) Localize e altere as seguintes linhas:
De
se {$loopback_mode == 1} {
SET_ILB $NUM_CANAIS 1
} mais {
#set_ilb $NUM_CHANNELS 0
}
Para
se {$loopback_mode == 1} {
SET_ILB $NUM_CANAIS 0
}
7.) Salve o arquivo.
Esse problema está corrigido a partir da Intel® Quartus® Software Prime Pro Edition versão 22.4.