ID do artigo: 000092652 Tipo de conteúdo: Solução de problemas Última revisão: 15/08/2023

Por que a i_tx_pll_locked não afirma após habilitar o recurso AN/LT ao usar o IP Ethernet E-Tile para IP Intel Agilex® 7 FPGA?

Ambiente

    Intel® Quartus® Prime Pro Edition
    Hard IP do bloco E para Ethernet Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema no Hard IP Tile E para Ethernet e Guia do usuário CPRI PHY Intel® FPGA IP E-Tile, quando você seguir a sequência de redefinição dura externa com AN/LT habilitado, você verá que i_tx_pll_locked permanece baixa quando o i_csr_rst_n=1'b0.

Resolução

Para contornar esse problema, libere i_csr_rst_n após ninit_done sem esperar por i_tx_pll_locked = 1'b1.

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