Na Intel® Cyclone® 10 LP Core Fabric e manual de propósito geral de E/S Figura 102. "FPP Configuration Timing Waveform" e Figura 104. "Forma de onda de sincronização de configuração de PS", há uma especificação tST2CK de tempo mínimo para quanto tempo de nSTATUS vai alto até que você seja permitido a primeira borda ascendente no DCLK. Isso diz que o DCLK deve ser baixo para essa duração mínima (tST2CK) antes que o nSTATUS seja alto.
Antes da configuração, o DCLK não pode alternar de baixo para alto antes que o nSTATUS seja alto. Quando o nSTATUS estiver alto, o DCLK deve permanecer baixo por uma duração mínima definida pela especificação tST2CK.
Se o DCLK já estiver em um estado alto antes do nSTATUS ir alto, ele pode fazer a transição de alta para baixa, desde que a especificação tST2CK seja atendida.