Por que os clocks PLL de referência e sistema F-tile Intel® FPGA IP falha ao bloquear em frequências específicas?

Devido a um problema no software Intel® Quartus® Prime Pro Edition versões 22.2 ou anteriores, você pode observar que os clocks PLL de referência e sistema F-tile Intel® FPGA IP não podem bloquear em:

• 999,9 MHz com a frequência do clock de referência definida como 323,2 MHz.
• 506,88 MHz com a frequência do clock de referência definida como 245,76 MHz.

Para contornar esse problema, você precisa fazer as seguintes etapas:

1. No navegador do projeto, clique duas vezes no OPN (número da peça para pedido).
2. Na janela pop-out, clique no botão "Opções de dispositivos e pinos".
3. Na categoria "Geral", altere o parâmetro "Configuration clock source" de "Internal Oscillator" para:

• pino OSC_CLK_1 de 100 MHz, ou
• Pino OSC_CLK_1 de 125 MHz

4. Recompila o projeto.
5. Forneça um clock de referência externo com a frequência correta para o pino OSC_CLK_1. A localização dos pinos "OSC_CLK_1" pode ser encontrada nas esquemáticas do seu kit de desenvolvimento.

Nota: para dispositivos Intel Agilex® Tile F com OPNs que terminam com o sufixo VR0, VR1 e VR2, você precisa usar o Intel® Quartus® Prime Programmer versão 21.4 para que as soluções alternativas acima funcionem.