Por que eu vejo um erro de geração lógica Intel® Quartus® ao configurar o PMA/FEC Direct PHY Tile F Intel® FPGA IP como FGT, modo de clock de PLL do sistema, largura única, interface PMA de 16 bits?

Devido a um bug na versão 22.3 ou anterior do software Intel® Quartus® Prime Pro Edition, você pode ver um erro de geração lógica ao configurar a Intel® FPGA IP PMA/FEC Direct PHY Tile F como FGT, modo de clock do sistema PLL, largura única, interface PMA de 16 bits.

O erro de geração lógica Intel Quartus conterá o seguinte:

Erro (21843): sys_clk_src == SYS_CLK_SRC_XCVR

Erro (21843): tx_aib_if_fifo_mode == TX_AIB_IF_FIFO_MODE_REGISTER

Erro (21843): tx_en == TRUE

Erro (21843): tx_excvr_if_fifo_mode == TX_EXCVR_IF_FIFO_MODE_PHASECOMP

Erro (21843): tx_primary_use == TX_PRIMARY_USE_DIRECT_BUNDLE

Erro (21843): tx_xcvr_width == TX_XCVR_WIDTH_16

Para contornar esse erro, execute as etapas abaixo:

1. Abra o arquivo *.tlg.rpt na pasta output_files

2. Procure por "bb_f_ehip_tx" e "bb_f_ehip_rx" na seção "Relatório de configurações de parâmetro IP da ferramenta de geração lógica" do arquivo .tlg.rpt e copie os caminhos associados aos bb_f_ehip_tx e bb_f_ehip_rx.

Os dois respectivos valores serão semelhantes ao seguinte exemplo:

fgt_10g_single|directphy_f_0|dphy_hip_inst|persystem[0].perehip_tx[0].tx_ehip.x_bb_f_ehip_tx -entity top_devkit

fgt_10g_single|directphy_f_0|dphy_hip_inst|persystem[0].perehip_rx[0].rx_ehip.x_bb_f_ehip_rx -entity top_devkit

3. Adicione as duas seguintes atribuições do Arquivo de Configurações do Quartus (QSF) com a validação <> campo sendo os dois respectivos caminhos copiados na etapa 2

set_instance_assignment -name HSSI_PARAMETER "tx_primary_use=TX_PRIMARY_USE_BUNDLE_SOFT_PIPE" -to <value>

set_instance_assignment -name HSSI_PARAMETER "rx_primary_use=RX_PRIMARY_USE_BUNDLE_SOFT_PIPE" -to <value>

A atribuição completa do QSF será semelhante ao seguinte exemplo:

set_instance_assignment -name HSSI_PARAMETER "tx_primary_use=TX_PRIMARY_USE_BUNDLE_SOFT_PIPE" -to fgt_10g_single|directphy_f_0|dphy_hip_inst|persystem[0].perehip_tx[0].tx_ehip.x_bb_f_ehip_tx -entity top_devkit

set_instance_assignment -name HSSI_PARAMETER "rx_primary_use=RX_PRIMARY_USE_BUNDLE_SOFT_PIPE" -to fgt_10g_single|directphy_f_0|dphy_hip_inst|persystem[0].perehip_rx[0].rx_ehip.x_bb_f_ehip_rx -entity top_devkit

4. Salve o QSF e compile o projeto.

Esse problema será corrigido em uma versão futura do software Intel® Quartus® Prime Pro Edition.