ID do artigo: 000092785 Tipo de conteúdo: Mensagens de erro Última revisão: 08/08/2023

Erro interno: subsistema: FPP, arquivo: /quartus/periph/fpp/fpp_design.cpp, linha: 264

Ambiente

    Intel® Quartus® Prime Pro Edition
    SERDES LVDS Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema na versão 22.3 ou anterior do software Intel® Quartus® Prime Pro Edition, você pode ver esse erro interno ao compilar o LVDS SERDES Intel® FPGA IP com a opção "Usar PLL externo" habilitada. O erro ocorre quando outra Intel® FPGA IP de IOPLL está sendo cascatada para o PLL externo.

O PLL externo não pode ser cascatado de outro PLL, pois o jitter é muito alto.

Resolução

Para evitar esse erro, certifique-se de que o PLL externo do LVDS SERDES Intel® FPGA IP não seja cascata de outro PLL.

Este problema foi corrigido a partir da Intel® Quartus® Prime Pro Edition Software versão 22.4 e uma mensagem de erro é gerada.

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