O pacote de reconfiguração dinâmica F-Tile Intel® FPGA IP versão do usuário: 2022.09.26 e anterior está faltando o requisito do clock de simulação para o subsistema de CPU Nios®.
Se a faixa de frequência fornecida na Tabela 7. Os sinais de clock são seguidos para a entrada i_cpu_clk; o IP na simulação não afirmará o tx/rx_reset_ack após a afirmação de tx/rx_reset .
- Frequência de 100 a 250 MHz quando a opção Habilitar a proteção ECC está desativada.
- Frequência de 100 a 200 MHz quando a opção Habilitar a proteção ECC está habilitada.
Apenas para simulação, conecte o pino i_cpu_clk do conjunto de reconfiguração dinâmica F-Tile Intel® FPGA IP a um clock de 100 GHz. Isso acelerará a simulação de Intel® FPGA IP do conjunto de reconfiguração dinâmica F-Tile, e o tx/rx_reset_ack será afirmado corretamente.
Não há nenhuma solução planejada de hardware para este problema. O Guia do usuário menciona o requisito de sinais do clock de simulação.