Devido a um problema na versão 22.3 do software Intel® Quartus® Prime Pro Edition, há um problema nos códigos RTL do arquivo de exemplo de projeto CPRI PHY Intel® FPGA IP F-Tile cpriphy_ftile_hw.v. O ninit_done de sinal de status de redefinição a partir da Intel® FPGA IP de liberação de reinicialização não está conectado às portas F-Tile CPRI PHY Intel FPGA IP de redefinição. Assim, o sinal de reinicialização não afeta durante a execução do hardware.
Você pode adicionar o sinal de ninit_done e init_done à i_reconfig_reset, i_rest_n, i_tx_rst_n e i_rx_rst_n no arquivo cpriphy_ftile_hw.v no módulo dut_wrapper.
.i_reconfig_reset (i_reconfig_reset | ninit_done), //alta ativa
.i_rst_n (i_rst_n[cpriphy_inst] e init_done),
.i_tx_rst_n (i_tx_rst_n[cpriphy_inst] & init_done),
.i_rx_rst_n (i_rx_rst_n[cpriphy_inst] &init_done),
Esse problema está corrigido a partir da Intel® Quartus® Software Prime Pro Edition versão 22.4.