Por que uma mensagem de erro é mostrada ao gerar o projeto de exemplo de núcleo IP de Tile F Intel® FPGA Hard IP multi-instância habilitado com o recurso SyncE?

Devido a um problema na Intel® Quartus® Prime Pro Edition Software versão 22.3, você pode ver uma mensagem de erro na aba System Messages do Catálogo IP quando ambas as seguintes condições forem atendidas:

• Habilite a opção de saída de clock CDR dedicada na guia IP para habilitar o recurso SyncE.
• A opção Multi instance do menu do núcleo IP está selecionada na guia Projeto de exemplo

Para contornar esse problema, você pode gerar uma "Instâncias únicas de núcleo IP" separadas habilitada com o recurso SyncE e costurar-as para várias instâncias manualmente.

Por exemplo, você pode se referir ao diagrama "Conexão de clock do clock Sync-E através do pino de saída de clock CDR" descrito no Guia do usuário do Intel® FPGA Hard IP Ethernet F-Tile.

Esse problema está corrigido a partir da Intel® Quartus® Software Prime Pro Edition versão 22.4.