No modo FASTSIM, um modelo abstrato PMA simplificado é usado para melhorar o tempo geral de simulação para o F-Tile Avalon® streaming Intel® FPGA IP PCI Express.
As seguintes mensagens de erro e aviso são esperadas no modo FASTSIM quando simuladas com IP de verificação de sinopses.
É devido à calibração de PHY ser ignorada na simulação. É seguro ignorar as mensagens de erro e de aviso.
UVM_ERROR /p/psg/EIP/synopsys/vip/vg_P-2019.06F/vip/svt/pcie_test_suite_svt/P-2019.06-1/design_dir/src/sverilog/vcs/pciesvc_serdes.sv(242) @ 38251 0.547 ns: uvm_test_top.env.pcie_env.rc_env.rc_agent.port0.pl0 [register_fail:ACTIVE_PL_LANE_SERDES:PROTOCOL:serdes_new_min_seen_14] : Novo período de meio bit mínimo visto (foi 0,062500, agora está 0,048750 ns) - SERDES desbloqueado.
UVM_ERROR /p/psg/EIP/synopsys/vip/vg_P-2019.06F/vip/svt/pcie_test_suite_svt/P-2019.06-1/design_dir/src/sverilog/vcs/pciesvc_serdes.sv(242) @ 519982.519982.0 547 ns: uvm_test_top.secondary_tests_1.env.pcie_env.rc_env.rc_agent.port0.pl0 [register_fail:ACTIVE_PL_LANE_SERDES:PROTOCOL:serdes_new_min_seen_1] : Novo período de meio bit mínimo visto (foi 0,062500, agora é 0,048750 ns) - SERDES desbloqueado.
UVM_ERROR /p/psg/EIP/synopsys/vip/vg_P-2019.06F/vip/svt/pcie_test_suite_svt/P-2019.06-1/design_dir/src/sverilog/vcs/pciesvc_serdes.sv(242) @ 5083 34.547 ns: uvm_test_top.env.pcie_env.rc_env.rc_agent.port0.pl0 [register_fail:ACTIVE_PL_LANE_SERDES:PROTOCOL:serdes_new_min_seen_4] : Novo período de meio bit mínimo visto (foi 0,062500, agora está 0,048750 ns) - SERDES desbloqueado.
UVM_ERROR /p/psg/EIP/synopsys/vip/vg_P-2019.06F/vip/svt/pcie_test_suite_svt/P-2019.06-1/design_dir/src/sverilog/vcs/pciesvc_serdes.sv(242) @ 389018.5 47 ns: uvm_test_top.secondary_tests_3.env.pcie_env.rc_env.rc_agent.port0.pl0 [register_fail:ACTIVE_PL_LANE_SERDES:PROTOCOL:serdes_new_min_seen_3] : Novo período de meio bit mínimo visto (foi 0,062500, agora é 0,048750 ns) - SERDES desbloqueado.
UVM_ERROR /p/psg/EIP/synopsys/vip/vg_P-2019.06F/vip/svt/pcie_test_suite_svt/P-2019.06-1/design_dir/src/sverilog/vcs/pciesvc_serdes.sv(242) @ 510 328.547 ns: uvm_test_top.env.pcie_env.rc_env.rc_agent.port0.pl0 [register_fail:ACTIVE_PL_LANE_SERDES:PROTOCOL:serdes_new_min_seen_3] : Novo período de meio bit mínimo visto (foi 0,062500, agora está 0,048750 ns) - SERDES desbloqueado.
Não há nenhum plano para corrigir o erro e as mensagens de aviso.