ID do artigo: 000093304 Tipo de conteúdo: Conectividade Última revisão: 15/11/2023

Por que eu vejo uma restrição na localização do clock de referência com o padrão de E/S ASIC Proto no PHY Lite para interfaces paralelas Intel Agilex® 7 FPGA IP?

Ambiente

    Intel® Quartus® Prime Pro Edition
    PHY Lite para interfaces paralelas Intel® Arria® 10 FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema na Intel® Quartus® Prime Pro Edition Sofware versão 22.4, o PHY Lite for Parallel Interfaces Intel Agilex® 7 FPGA IP não pode ser compartilhado com o clock de referência se o padrão DE E/S ASIC Proto for usado.

Resolução

Para contornar esse problema no Intel® Quartus® Software Prime Pro Edition versão 22.4, especifique o local do clock de referência com o Planejador de pinos Intel® Quartus® Prime Pro Edition ou Intel® Quartus® Prime Pro Edition Assignment Editor.

Esse problema foi corrigido a partir da Intel® Quartus® Software Prime Pro Edition versão 23.1.

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