ID do artigo: 000093339 Tipo de conteúdo: Mensagens de erro Última revisão: 15/11/2023

Por que a simulação RTL está falhando com o PHY Lite para interfaces paralelas Intel Agilex® 7 FPGA IP?

Ambiente

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema no software Intel® Quartus® Prime Pro Edition versão 22.4, você pode ver os erros abaixo ao simular o PHY Lite para interfaces paralelas Intel Agilex® 7 FPGA IP com direção de entrada dos pinos de dados do grupo.

[6625000000] Group0 -- LEIA, repita #0, Transferência #0: esperado: e0f0e3203e0f0e32 vs Real: xxxxxxx000xxx[
663000000] Group0 -- LEIA, Repita #0, Transferência #1: Esperado: e07871901e078719 vs Real: xxxxxx

Resolução

Para contornar esse problema, altere a configuração do tipo Pino para modo bidirecional para executar a simulação PHYlite corretamente.

Esse problema foi corrigido a partir da Intel® Quartus® Software Prime Pro Edition versão 23.1.

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