Devido a uma limitação do PMA do transceptor E-Tile, o exemplo de projeto de bloco E JESD204C Intel® FPGA IP ligado falha de forma intermitente durante o link-up. A falha fará com que o bloqueio de cabeçalho de sincronização (SH_LOCK) ou o bloqueio multibloco estendido (EMB_LOCK) no lado do receptor não sejam afirmados.
Este problema é causado por uma limitação de PMA E-Tile onde a desalinhamento do TX deskew ocorre quando a ligação de canal e as configurações de modo de transferência de largura dupla do Transceptor E-Tile PHY Nativo IP no bloco E JESD204C Intel® FPGA IP são habilitadas.
Este problema pode ser observado usando o transceptor E-Tile PHY nativo PMA Avalon® interface memória mapeada no endereço 0x9h:
- cfg_tx_deskew_sts[2] (0x9 bit[4]) mostra '0'
- cfg_tx_deskew_sts[1:0] (0x9 bit[3:2]) mostra NÃO '11'
Devido à limitação do transceptor PMA do bloco E, a opção de modo ligado não pode mais ser suportada.
A partir da versão 23.3 do software Intel® Quartus® Prime Pro Edition, apenas os modos não ligados serão suportados.