ID do artigo: 000093638 Tipo de conteúdo: Mensagens de erro Última revisão: 06/05/2024

Por que a JESD204C Agilex™ 7 FPGA IP Design Generation falha quando a taxa de dados está entre 16,3 Gbps e 17,1 Gbps?

Ambiente

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema na versão 22.4 do Software Quartus® Prime Pro Edition, você pode ver o F-Tile JESD204C Agilex™ 7 FPGA falha na Geração de exemplo de projeto IP quando a taxa de dados está entre 16,3 Gbps e 17,1 Gbps para todos os dispositivos de nível de velocidade pma.

A causa deste problema é que um loop interno de bloqueio de fase (PLL) está sendo selecionado para o modo incorreto.

Resolução

Não há nenhuma solução alternativa.

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Este artigo aplica-se a 1 produtos

FPGAs e FPGAs SoC Intel® Agilex™ 7

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Isenção de responsabilidade

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