ID do artigo: 000093865 Tipo de conteúdo: Errata Última revisão: 28/11/2023

Por que o sinal rx_block_lock da Ethernet F-Tile Intel® FPGA Hard IP fica preso ao simular usando o simulador Aldec* Riviera* Verilog no software Intel® Quartus® Prime Pro Edition versão 22.4 e anteriores?

Ambiente

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Devido a um problema na versão 22.4 e anterior do software Intel® Quartus® Prime Pro Edition, você pode ver o sinal rx_block_lock do Intel® FPGA Hard IP Ethernet F-Tile fica preso ao simular usando o simulador Aldec* Riviera* Verilog.

    Resolução

    Não há solução alternativa para este problema.
    Esse problema está programado para ser corrigido em uma versão futura do software Intel® Quartus® Prime Pro Edition.

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