ID do artigo: 000093930 Tipo de conteúdo: Solução de problemas Última revisão: 11/04/2023

Por que tx_ready baixo ao usar o F-Tile PMA/FEC Direct PHY Multirate Intel® FPGA IP?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Transceptor PHY nativo de bloco L e bloco H Intel® Stratix® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Ao usar o F-Tile PMA/FEC Direct PHY Multirate Intel® FPGA IP com o canal de fibra RSFEC habilitado, você pode ver tx_ready preso baixo após acionar tx_reset.

    Resolução

    Embora o marcador de alinhamento não seja necessário ao usar o RSFEC com o modo Fiber Channel. Você ainda deve dar tx_am_gen_2x_ack contando tx_clkout ciclos para concluir o aperto de mão do SRC. Então tx_ready alta depois que o aperto de mão estiver completo. Esta nota será atualizada em uma versão mais recente do guia do usuário do F-tile Architecture e PMA e FEC Direct PHY IP.

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