Devido a um problema na versão 23.1 do Software Quartus® Prime Pro Edition, a malha de captura de fase (PLL) não pode ser instanciada no subsistema superior ao usar o PHY Lite para interfaces paralelas Agilex™ 7 FPGA IP.
Para contornar esse problema, a entrada do clock de referência diferencial pode ser instanciada no subsistema inferior com um índice de pinos de 34-35 ou 36-37.
Enquanto uma única entrada de clock de referência só pode ser instanciada no sub-banco inferior com um índice de pinos de 34 ou 36.
Se você precisar instanciar a entrada de clock de referência no sub-banco superior, você deve adicionar a seguinte atribuição ao arquivo de configurações do software Quartus® Prime Pro Edition ( .qsf):
- set_intance_assignment -name PLL_REFCLK_INPUT_TYPE NOT_BALANCED -to *arch_inst|phylite_clocking_inst|iopll_inst
Este problema foi corrigido a partir da versão 23.2 do Software Quartus® Prime Pro Edition.