Por que o AM_LOCK e o RX_PCS_READY não se afirmam ao simular o exemplo de projeto de simulação ethernet não-PTP E-tile para Intel Agilex® 7 FPGA MAC+PCS de 100GE com RS-FEC opcional (528.514) com sim_mode desabilitado?

Devido a um problema no software Intel® Quartus® Prime Pro Edition versão 22.4 e anterior, a simulação não afirma AM_LOCK e RX_PCS_READY para a seguinte configuração de Ethernet IP Ethernet não PTP E para Intel Agilex® FPGA 100GE MAC+PCS com exemplo de simulação RS-FEC opcional. O problema ocorre quando o parâmetro sim_mode é modificado para HARD IP de E-Tile para Ethernet Intel® FPGA IP (valor não padrão) da seguinte forma:

parameter sim_mode = "disable";

Configuração:

1. Na guia IP:
   1. Configure o Single 100GE com RSFEC opcional ou 100GE ou 1 a 4 canais 10GE/25GE com RSFEC e PTP opcionais como a variante principal.
   2. Defina o canal 100GE como canal ativo na inicialização , se você escolher 100GE ou 1 a 4 canais 10GE/25GE com RSFEC e PTP opcionais como a variante principal.
   3. Habilite o RSFEC para usar o recurso RS-FEC.

      Nota: o recurso RS-FEC só está disponível quando você seleciona 100GE ou 1 a 4 canais 10GE/25GE com RSFEC e PTP opcionais como a variante principal.

2. Na guia 100GE:
   1. Defina 100G como a taxa Ethernet.
   2. Defina MAC+PCS como Camadas IP Ethernet selecionadas para instanitar camadas MAC e PCS ou MAC+PCS+(528.514)RSFEC/MAC+PCS+(528.514)RSFEC para instaurem MAC e PCS com recurso RS-FEC.

Para desabilitar corretamente o parâmetro sim_mode E-Tile Hard IP para Ethernet Intel® FPGA IP, faça as seguintes alterações:

Para design sem AN/LT:

1. Abra <example_design_variation_name>\example_testbench\basic_avl_tb_top.sv.

2. Após a declaração de sinal, copie e colar a seguinte linha:

defparam dut.alt_ehipc3_fm_0.alt_ehipc3_fm_hard_inst. E100GX4_FEC.altera_xcvr_native_inst.xcvr_native_s10_etile_0_example_design_4ln_ptp.generate_RSFEC_block.inst_ct3_hssi_rsfec.ct3_hssi_rsfec_encrypted_inst.ct1_hssirtl_rsfec_wrap_inst.die_specific_inst.x_rsfec_wrap. LOG2_MRK = 10;

Para projetos com AN/LT:

1. Altere o valor do tempo de inibição de queda do link no parâmetro IP para 2000 , conforme mostrado na captura de tela a seguir:

2. Clique em Gerar HDL.

3. Faça as alterações no <example_design_variation_name>\example_testbench\basic_avl_tb_top.sv conforme descrito acima.

Após as modificações, execute a simulação conforme descrito no guia do usuário.

Este problema deve ser resolvido em um futuro lançamento do software Intel® Quartus® Prime Pro Edition.