Você pode ver esse erro na etapa de Geração lógica suportada quando o modo de compensação de fase PMA/FEC Direct PHY Tile F Intel® FPGA IP definir largura de interface PMA = 10 e interface F-tile FIFO=Modo de compensação de fase. De acordo com a tabela 24. O suporte ao modo direto PMA em arquitetura F-tile e guia do usuário do PMA e FEC Direct PHY IP, quando a modulação PMA=NRZ, o modo PMA= FGT, modo de clocking= clocking PMA, largura dupla/largura simples = sw, largura de interface PMA = 10 e FIFO de interface F-tile devem ser o modo Registro.
Devido a um problema na versão 22.4 e anterior do software Intel® Quartus® Prime Pro Edition, não há nenhuma mensagem de erro gerada quando você configura isso na Intel FPGA IP F-Tile PMA/FEC Direct PHY.
Este problema é corrigido no Intel® Quartus® Software Prime Pro Edition versão 23.2.