ID do artigo: 000094086 Tipo de conteúdo: Solução de problemas Última revisão: 09/04/2024

Por que há violações de temporização nos domínios de clock *pld_fpll_shared_direct_async_out_hioint[2] dentro do dispositivo F-Tile PMA/FEC Direct PHY Multirate FPGA IP do dispositivo Agilex™ 7?

Ambiente

    Intel® Quartus® Prime Pro Edition
    Interfaces
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema com o Tile F PMA/FEC Direct PHY multirate FPGA IP do dispositivo Agilex™ 7 no Software Quartus® Prime Pro Edition versão 22.4 ou anterior, você pode ver violações de temporização nas seguintes transferências de clock:

A partir do clock:
*_auto_tiles|*__reset_controller_src_divided_osc_clk

Para clock:
*_auto_tiles|*|hdpldadapt_tx_chnl_*|pld_fpll_shared_direct_async_out_hioint[2]

Resolução

As violações entre esses domínios de clock são inválidas e podem ser evitadas usando um comando set_false_path .

Este problema está programado para ser resolvido em uma versão futura do software Quartus® Prime Pro Edition.

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