Devido a um problema no software Intel® Quartus® Prime Pro Edition versão 22.4 F-Tile DisplayPort Intel® FPGA IP Design Example, há um bug no modelo de simulação em que o Rx Phy Top imita o comportamento de inversão de faixa de hardware que foi exigido pela placa filha DisplayPort FMC, mas a instalação de teste de simulação não conseguiu incluir a mesma reversão de faixa.
Isso faz com que o CRC Rx mostre valores incorretos.
Para resolver este problema para o software Intel® Quartus® Prime Pro Edition versão 22.4, reverte os dados paralelos Tx implementando as etapas mostradas abaixo:
Modifique o arquivo "<project>/simulation/rtl/tx_phy/tx_phy_top.sv".
Mude o paramater abaixo:
parâmetro LANE_POLARITY_INVERTED = 0
E adicione o código abaixo:
atribuir gxb_tx_clkout = tx_ls_clkout[3];
atribuir tx_cadence_fast_clk = tx_syspll_clkout[3];
atribuir tx_parallel_data = (dp_tx_link_rate_sync < 8'd6) ?
{24'd0,tx_parallel_data_i[16+:16],1'd0, tx_parallel_valid[0],22'd0,tx_parallel_data_i[0+:16],
24'd0,tx_parallel_data_i[56+:16],1'd0, tx_parallel_valid[1],22'd0,tx_parallel_data_i[40+:16],
24'd0,tx_parallel_data_i[96+:16],1'd0, tx_parallel_valid[2],22'd0,tx_parallel_data_i[80+:16],
24'd0,tx_parallel_data_i[136+:16],1'd0,tx_parallel_valid[3],22'd0,tx_parallel_data_i[120+:16]} :
{20'd0,tx_parallel_data_i[20+:20],1'd0, tx_parallel_valid[0],18'd0,tx_parallel_data_i[0+:20],
20'd0,tx_parallel_data_i[60+:20], 1'd0, tx_parallel_valid[1],18'd0,tx_parallel_data_i[40+:20],
20'd0,tx_parallel_data_i[100+:20],1'd0,tx_parallel_valid[2],18'd0,tx_parallel_data_i[80+:20],
20'd0,tx_parallel_data_i[140+:20],1'd0,tx_parallel_valid[0],18'd0,tx_parallel_data_i[120+:20]};
Este problema foi corrigido no software Intel® Quartus® Prime Pro Edition versão 23.1.