ID do artigo: 000094606 Tipo de conteúdo: Manutenção e desempenho Última revisão: 06/08/2024

Por que a PFL-II IP não atende às especificações de temporização "nCONFIG" Agilex™ 7 de alta a alta" nSTATUS para configuração FPGA?

Ambiente

    Intel® Quartus® Prime Pro Edition
    PLL Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema na versão 20.1 do Software Quartus® Prime Pro Edition, o PFL-II IP acaba a 5ms. O tempo máximo esperado de configuração da ficha técnica é de 20ms para Agilex™ 7.

Resolução

Para contornar isso, o usuário pode alterar o parâmetro de nível superior do IP chamado "CONF_WAIT_TIMER_WIDTH" adicionando +2.

Este problema foi corrigido na versão 23.2 do Software Quartus® Prime Pro Edition.

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