Você pode obter este erro quando o transmissor LVDS SERDES Intel® FPGA IP é conduzido por um PLL de bancos de E/S adjacentes em dispositivos Intel® Arria® 10.
O Intel® Quartus® Prime Pro Edition não permite que PLLs de E/S conduzam canais de transmissores em bancos de E/S adjacentes. Isso resultará em nervosismo adicional nos canais TX causados pelo caminho do clock que atravessa o núcleo /PLLs em cascata.
Se um banco de E/S plL conduz canais de transmissores em bancos de E/S adjacentes, ele deve conduzir pelo menos um canal de transmissor no mesmo banco.
O Intel® Arria® 10 núcleos e manual de E/S de propósito geral serão atualizados para enfatizar a diretriz de colocação do LVDS, conforme mostrado abaixo:
O banco de E/S PLL pode conduzir os canais de transmissores diferenciais em um banco de E/S adjacente apenas nas seguintes condições:
- A interface é uma interface LVDS SERDES Intel® FPGA IP transmissor que abrange vários bancos de E/S
- Com tx_outclock ativado, o transmissor tem mais de 22 canais
- Com tx_outclock desativado, o transmissor tem mais de 23 canais
- O PLL também conduz pelo menos um canal de transmissor em seu próprio banco de E/S